MPEG-2 デコーダIP

概要

　FPGA １チップで実現可能なHDTVクラス対応MPEG-2 Video Decoder IP
LSI では、MP@HLの10倍の驚異的性能

新開発のアーキテクチャにより、FPGAの低周波でも動作可能！

IP販売、FPGA販売、ASIC開発としてご用命ください。

特徴

● FPGAの場合、MPEG-1, MPEG-2 SP@ML，MP＠ML， MP＠HL
●　大画面
　　 ＬＳＩの場合、 SD(MP@ML)の60倍、HD(MP@HL)の10倍の驚異的性能（例：4000×3000 画素　60P)
● 高速デコード
　　 最大 HD(MP@HL)の10倍速デコード
● 入力ストリーム PES/ES　（MP@HLの場合、最大200Mbps程度）
● ビデオ出力　SD/１４４０/HD/その他, Interlace/Progressive, マルチ画面(オプション)
● シームレスなストリーム切替
● エラー時のビデオ出力設定　フリーズ/非フリーズ/特定色など

スケーラブルアーキテクチャ
1) 外部メモリバスのバス数が可変
2) VLD部と逆スキャン部が最大16並列、逆量子化～逆DCT部が最大2並列

※製品の仕様は予告なく変更されることがあります。
※カスタマイズも承っております。詳しくはお問い合わせください。